חברת NewPhotonics (ניופוטוניקס) מתל אביב הכריזה ב־13-1-2026 על NPC50503 – משדר אופטי (transmitter) בפורמט צ'יפלט ל־Near-Packaged Optics ‏(NPO), הכולל לייזר משולב ומעבד אות אופטי OSPic. לפי החברה, מדובר בפתרון ראשון מסוגו בקצב 1.6T שתוכנן במיוחד לארכיטקטורות NPO “ניתנות לשירות” (serviceable), עם דגש על צריכת הספק נמוכה ויכולת פעולה הדדית (interoperability) בסביבות חיבורי־על של מערכי בינה מלאכותית.

אופטיקה “צמודה לחישוב” כדי להוריד הספק ולשפר שלמות אות

הרעיון שמאחורי NPO הוא להצמיד את האופטיקה פיזית קרוב יותר למאיצים (GPU/AI accelerators), כדי לצמצם את מגבלות החיבור החשמלי במהירויות של מאות גיגה־ביט לשנייה לערוץ. NewPhotonics מציינת שהצ'יפלט החדש מיועד להטמעה באריזות קומפקטיות לצד המאיצים, ומשלב כלי תכנות פוטוני בשם SmartPIC שמטרתו, לדבריה, לפצות על פגמים/הנחתות חשמליות ולשפר ביצועים במבנים קטנים של co-packaging. (PR Newswire)

מה כולל ה־NPC50503

בהודעה נמסרו כמה מאפיינים מרכזיים של הצ'יפלט, בהם: לייזרים משולבים “בהטרוגניות” עם יעילות צימוד גבוהה; אריזה מסוג flip-chip BGA שנועדה לפשט שלבי הרכבה מורכבים; תמיכה ב־224Gbps PAM4 ותאימות ל־IEEE 802.3dj; שיפור של 8dB בתקציב קישור RF מעבר ל“קו הבסיס” של 21dB לערוץ ארוך; ניטור הספק יציאה לכל ערוץ ואפשרות השבתה (disable); ותכן ייחוס לשילוב RF/אופטי. (PR Newswire)

ד"רון טל, סמנכ"ל בכיר ומנהל כללי בחברה, אמר כי כאשר מערכות AI “דוחפות ל־200Gbps לערוץ ומעלה”, דרישות כמו יעילות הספק, שלמות אות, יכולת שירות ושליטה תפעולית הופכות קריטיות, וכי הצ'יפלט החדש נועד להביא את יתרונות האופטיקה המתקדמת “ישירות סמוך לחישוב”.

הדגמה ב־OFC בלוס אנג'לס במרץ

NewPhotonics מסרה שה־NPC50503 יוצג בהדגמה פרטית בכנס OFC בלוס אנג'לס במהלך חודש מרץ. לפי אתר הכנס, OFC 2026 יתקיים במרכז הכנסים של לוס אנג'לס: הוועידה הטכנית בין 15–19 במרץ 2026, ותערוכת החברות בין 17–19 במרץ 2026.

NewPhotonics היא חברת שבבים “ללא מפעל” (fabless) שמפתחת שבבים פוטוניים (PICs) עם עיבוד אות אופטי, לשימוש הן באופטיקה נשלפת (pluggables) והן בפתרונות co-packaged optics עבור קישוריות scale-out ו־scale-up במרכזי נתונים בעידן ה־AI.

הפוסט NewPhotonics מציגה צ'יפלט NPO בקצב 1.6T עם לייזר משולב למרכזי נתונים של AI הופיע לראשונה ב-Chiportal.

בכנס ChipEx2025 שנערך בתל אביב הציג אנדריאס אולופסון, מנכ"ל חברת Zero ASIC מבוסטון, חזון חדש למידול תכנון שבבים בדמות פלטפורמה מודולרית וחסרת תלות בתהליך tape-out. אולופסון פתח בדברי רקע על מצבה של תעשיית הסיליקון: “הלב הפועם של התעשייה נשען היום על mask-sets עיקריים שדורשים השקעה של עשרות מיליוני דולרים וזמן המתנה של חודשים”, וציין כי “למרות ההתקדמות בטכנולוגיות וותיקות, המחסום הכלכלי והלוגיסטי מונע מיזמים קטנים — מהנדסים בודדים או סטארט-אפים — להיכנס למשחק”.

לאחר מכן תיאר אולופסון את התשתית אותה בנתה Zero ASIC:

“במקצה ראשון פיתחנו ספריית chiplets קנונית, הכוללת כ־15–20 רכיבים מרכזיים — ליבות CPU, מאיצי AI, בקרי זיכרון HBM, רכיבי I/O ואנלוג — כולם מוגדרים עד לרמת ה-footprint וה-pin-out, כך שניתן להרכיב מהם כל שילוב שדורש כ-80% מהיישומים בענף”.

על גבי ספריה זו הוטמע interposer אקטיבי:

“ה-interposer שלנו מספק רוחב פס גבוה ושיהוי נמוך בין ה-chiplets, וכך מאפשר להטמיע תצורות מורכבות בפס רחב בלי לוותר על ביצועים”, הסביר.

השלב הבא בפלטפורמה הוא הסביבה האינטראקטיבית בענן, המאפשרת למשתמשים לאמת ולסמלץ כל שילוב של chiplets ברמת RTL, ללא צורך בייצור פיזי:

“באמצעות שירות FPGA מבוסס AWS F1, הלקוח יכול לגרור ולשחרר רכיבים בסביבת הדפדפן, להפעיל סימולציה בזמן אמת בתוך פחות מדקה ולבדוק את התוכנה שלו על החומרה הווירטואלית — כל זאת בלי להזמין wafer אחד”, אמר.

הדגש העיקרי של אולופסון היה על העברת חלק מתהליך האימות אל הלקוח עצמו:

“Verification הוא כיום אחד העלויות הגבוהות ביותר בתכנון שבבים. כדי להתגבר על כך, הפכנו את המשתמש לחלק בלתי נפרד מתהליך האימות — הוא כבר בודק את הקומבינציות שמעניינות אותו, במקביל לפיתוח », ציין.

בהמשך חשף אולופסון תכניות להקמת קו אריזה רובוטי אוטונומי, שישמש כ”מפעל של אחד” ל־chiplets:

“המטרה היא לאפשר אריזה ופריסת chiplets בכל קונפיגורציה שיידרש, במחיר ונפח ייצור תחרותי, בדומה לאקטואציה המלאה שקיימת במפעלי foundry”, ציין.

על השפעת פלטפורמת chiplets על מפת ה-foundry העולמית אמר:

“המודל המונוליטי הנוכחי יוצר בור נשכח של foundries שאין להן גישה לאקו־סיסטם רחב. ברגע שתהיה ספריה פתוחה ונגישה, כל מפעל יוכל לספק רכיבים ולהתממשק לפלטפורמה — כך ייווצר שוק מבוזר, תחרותי ודינמי יותר”.

אולופסון סיכם את דבריו בתקווה שהפלטפורמה תוזיל עלויות ותקצר לוחות זמנים עבור כל מפתח חומרה:

“אנו מציעים מהפכה תכנונית: בתוך שבוע אחד בלבד ניתן להפוך רעיון שבב לניסוי תוכנתי בענן, בלי ההוצאות הכבדות והסיכונים הגבוהים של mask-sets — וכך לפתוח את הדלת לעולם שלם של חדשנות חומרתית”.

ההרצאה לוותה בהדגמות חיות והדגמת סביבת הענן של Zero ASIC, וברובה נשענה על דבריו של אולופסון, שהבהיר כי העתיד של תכנון הסיליקון עובר מהמונוליטיות של wafer יחיד לפלטפורמות מודולריות ברמה של chiplet.

הפוסט Zero ASIC משיקה פלטפורמת chiplets בענן לפיתוח שבבים ללא tape-out הופיע לראשונה ב-Chiportal.

חברת Cadence (קיידנס) השיקה פתרון זיכרון חדש מסוג DDR5 12.8Gbps MRDIMM Gen2 IP, המיועד לשימוש במרכזי נתונים וביישומי בינה מלאכותית. הפתרון משלב בקר (controller) ורכיב PHY בארכיטקטורה אחת, ומבוסס על תהליך הייצור TSMC N3P. מדובר במימוש מסחרי ראשון מסוגו לזיכרון מסוג MRDIMM במהירות 12.8Gbps, המכוון לשוק הצומח של מערכות SoC וצ'יפלטים עתירי ביצועים.

הפתרון החדש מותאם לעומסי עבודה גוברים בתחום הבינה המלאכותית, במיוחד בענן ובארגונים, ודורש רוחב פס משופר, צפיפות זיכרון גבוהה ואמינות תפעולית. לדברי קיידנס, מדובר בשדרוג משמעותי לעומת רכיבי DDR5 סטנדרטיים, שהמהירות המרבית שלהם עומדת על 6400Mbps – כלומר, הכפלת קצב ההעברה.

המערכת כוללת תכונות RAS (אמינות, זמינות ותחזוקה) וכן מנגנוני הצפנה בהשהיה נמוכה. היא נבדקה ואומתה בשילוב MRDIMM מדור שני (Gen2) ומודולים של Montage Technology, המבוססים על שבבי MRCD02/MDB02. בנוסף, הזיכרון נבדק עם DRAM של חברת Micron מהדור 1-gamma.

לדברי פראבין ויידיאנאתן ממיקרון, השילוב בין זיכרון DRAM של החברה לפתרון ה-DDR5 של קיידנס מספק את הבסיס להפעלת יישומי AI ולמידה חישובית עתירי משאבים. גם סטיבן טאי מ-Montage Technology התייחס לשיתוף הפעולה, והדגיש את ההתאמה לשרתים מהדור הבא.

מערכת הזיכרון נועדה להשתלב בתהליכי תכנון SoC וצ'יפלטים מתקדמים, עם אפשרויות גמישות למיקום רכיבים (floorplanning) והתאמה לפי צרכים שונים של צריכת חשמל וביצועים. לדברי בויד פלפס, סמנכ"ל בקיידנס, הפתרון נותן מענה לדרישות השוק במונחי ביצועים ותכנון ארכיטקטוני.

פתרון ה-DDR5 של קיידנס אומת בשילוב עם כלי Verification IP של החברה, במטרה לאפשר תהליך אימות מהיר של מערכות SoC. המערכת כוללת גם כלי System Performance Analyzer המאפשר למדוד ביצועים ברמת המערכת הכוללת.

לדברי החוקרים והמהנדסים המעורבים, השילוב בין תכנון חומרה, אימות מהיר ובחינה בזמן אמת מספק מסלול ישים למימוש מערכות AI מתקדמות, תוך שמירה על יעילות תכנון ודיוק ביצוע.

הפוסט קיידנס משיקה פתרון זיכרון חדש ליישומי בינה מלאכותית הופיע לראשונה ב-Chiportal.