ב-3 ביוני 2025 הודיעה ארצות הברית על הגבלות חדשות בתחום ייצוא תוכנות תכנון אלקטרוניות (EDA) לסין – צעד שעלול לשבש את תוכניותיהן של חברות טכנולוגיה סיניות רבות בעידן שבו תכנון שבבים עצמאי הוא חיוני לביטחון ולחדשנות.

על פי ה־Financial Times, ממשל ארה״ב אסר על חברות אמריקניות כמו Synopsys ו־Cadence להעניק רישיונות חדשים או תמיכה טכנית לשימוש בתוכנות שלהן לחברות סיניות שמפתחות שבבים מתקדמים. אמנם החברות הסיניות עדיין יוכלו להשתמש בגירסאות שכבר ברשותן, אך ייחסמו מגישה לעדכונים חיוניים ולתמיכה הנדסית – תנאי הכרחי לשמירה על תכנון שבבים ברמות של 3 ננומטר ומטה.

בין החברות שנפגעות ניתן למנות את שיאומי, שהשיקה לאחרונה את שבב הדגל XRing 01 המבוסס על תהליך 3 ננומטר של TSMC, את לנובו, וכן את Bitmain – יצרנית החומרה למטבעות דיגיטליים. כל אלה נשענות על תוכנות אמריקניות לצורך תכנון שבבים.

לפי הערכות, האיסור יתמקד בשבבים מתקדמים לתחומי עיבוד בינה מלאכותית, ולא ישפיע (בשלב זה) על שבבים פשוטים יותר המיועדים לסמארטפונים ולמכשירים ניידים.

בתגובה, סין מנסה לצמצם את התלות בטכנולוגיה אמריקנית באמצעות פיתוח כלים עצמאיים. Huawei מובילה את המגמה הזו, לצד חברות כמו Empyrean, Primarius Technologies ו־Semitronix. עם זאת, הכלים הסיניים עדיין אינם ברמת הקצה, ומתאימים בעיקר לטכנולוגיות של 7 ננומטר ומעלה.

על פי מקורות נוספים, חברות קטנות יותר בסין משתמשות לעיתים בגרסאות פיראטיות של תוכנות כמו Synopsys – מה שממחיש גם את אתגרי האכיפה בתחום.

השלכות האיסור צפויות להיות חמורות בטווח הקצר, ולהאט את פיתוח השבבים המתקדמים בסין. עם זאת, מגבלות אלו עלולות לדחוף את סין להשקיע ביתר שאת בפיתוח כלים מקומיים, ולשמש זרז להגברת החדשנות הטכנולוגית שתתחרה בעתיד בהגמוניה האמריקנית.

הפוסט ארה״ב אוסרת על מכירת תוכנות תכנון שבבים לסין מכה קשה ליצרניות כמו שיאומי ולנובו הופיע לראשונה ב-Chiportal.

חברת Cadence (קיידנס) השיקה פתרון זיכרון חדש מסוג DDR5 12.8Gbps MRDIMM Gen2 IP, המיועד לשימוש במרכזי נתונים וביישומי בינה מלאכותית. הפתרון משלב בקר (controller) ורכיב PHY בארכיטקטורה אחת, ומבוסס על תהליך הייצור TSMC N3P. מדובר במימוש מסחרי ראשון מסוגו לזיכרון מסוג MRDIMM במהירות 12.8Gbps, המכוון לשוק הצומח של מערכות SoC וצ'יפלטים עתירי ביצועים.

הפתרון החדש מותאם לעומסי עבודה גוברים בתחום הבינה המלאכותית, במיוחד בענן ובארגונים, ודורש רוחב פס משופר, צפיפות זיכרון גבוהה ואמינות תפעולית. לדברי קיידנס, מדובר בשדרוג משמעותי לעומת רכיבי DDR5 סטנדרטיים, שהמהירות המרבית שלהם עומדת על 6400Mbps – כלומר, הכפלת קצב ההעברה.

המערכת כוללת תכונות RAS (אמינות, זמינות ותחזוקה) וכן מנגנוני הצפנה בהשהיה נמוכה. היא נבדקה ואומתה בשילוב MRDIMM מדור שני (Gen2) ומודולים של Montage Technology, המבוססים על שבבי MRCD02/MDB02. בנוסף, הזיכרון נבדק עם DRAM של חברת Micron מהדור 1-gamma.

לדברי פראבין ויידיאנאתן ממיקרון, השילוב בין זיכרון DRAM של החברה לפתרון ה-DDR5 של קיידנס מספק את הבסיס להפעלת יישומי AI ולמידה חישובית עתירי משאבים. גם סטיבן טאי מ-Montage Technology התייחס לשיתוף הפעולה, והדגיש את ההתאמה לשרתים מהדור הבא.

מערכת הזיכרון נועדה להשתלב בתהליכי תכנון SoC וצ'יפלטים מתקדמים, עם אפשרויות גמישות למיקום רכיבים (floorplanning) והתאמה לפי צרכים שונים של צריכת חשמל וביצועים. לדברי בויד פלפס, סמנכ"ל בקיידנס, הפתרון נותן מענה לדרישות השוק במונחי ביצועים ותכנון ארכיטקטוני.

פתרון ה-DDR5 של קיידנס אומת בשילוב עם כלי Verification IP של החברה, במטרה לאפשר תהליך אימות מהיר של מערכות SoC. המערכת כוללת גם כלי System Performance Analyzer המאפשר למדוד ביצועים ברמת המערכת הכוללת.

לדברי החוקרים והמהנדסים המעורבים, השילוב בין תכנון חומרה, אימות מהיר ובחינה בזמן אמת מספק מסלול ישים למימוש מערכות AI מתקדמות, תוך שמירה על יעילות תכנון ודיוק ביצוע.

הפוסט קיידנס משיקה פתרון זיכרון חדש ליישומי בינה מלאכותית הופיע לראשונה ב-Chiportal.

Cadence ו-TSMC מרחיבים את שיתוף הפעולה הקיים במטרה להסמיך תזרימי תכנון לשבבי AI ו-3D-IC בטכנולוגיות A16, N2P ו-N3C. במסגרת ההסכם מאושרים רכיבי IP מרכזיים, ובהם רכיב DDR5 12.8G של Cadence שעמד בדרישות TSMC9000 לטכנולוגיית N2P. בנוסף אושרו כלים לניתוח תרמי ולניהול אספקת חשמל (BS PDN) לשימוש בתהליכי N2P ו-A16, הכוללים פיתוחים מבוססי AI ומודלים לשפה גדולה (LLM) לתמיכה בדור הבא של טכנולוגיית A14.

בתחום הרכב, ההסמכה כוללת תזרימי תכנון ל-N5A ול-N3A עבור יישומי ADAS ונהיגה אוטונומית, עם רכיבי IP כגון LPDDR5X-9600, PCIe 5.0, CXL 2.0 ו-SerDes בקצב 112G.

בתחום האריזה התלת-ממדית (3DFabric), מאושרים כלים לעבודה עם HBM3E ו-UCIe בטכנולוגיות N5/N4P ו-N3P, ופתרון הסימולציה EMX Planar 3D Solver הנמצא כעת בהסמכה ל-N2P. כלים אלה תומכים בתכנון משולב שבב-חבילה, באופטימיזציה גלובלית ובניתוח איכות תוצאה (QoR) ובקרת איכות (QC) לאורך כל התהליך.

שיתוף הפעולה בין Cadence ל-TSMC נועד לצמצם את משך הפיתוח ולשפר ביצועים עבור מוצרים מבוססי סיליקון, תוך הרחבת התמיכה בטכנולוגיות ייצור מתקדמות ושילוב כלי AI בתזרימי התכנון.

צ'ין-צ'י טנג ((Chin-Chi Teng, סמנכ"ל בכיר ומנכ"ל קבוצת ה-Digital&Signoff בקיידנס: "שיתוף הפעולה שלנו עם TSMC מדגיש את המחויבות של קיידנס לחדשנות ולהאצת זמן ההגעה לסיליקון עבור לקוחותינו. באמצעות תזרימי תכנון מאושרים, רכיבי IP מוכחים בסיליקון ותמיכה בטכנולוגיות ייצור מתקדמות כמו N2P, N3 ו, N5 –  אנו מאפשרים למתכננים לפתח פתרונות חדשניים בחזית הטכנולוגיה, בתחומים כמו בינה מלאכותית לתשתיות ו-AI משובץ-חומרה, לרבות ביישומים לתעשיית הרכב. יחד עם TSMC אנו מרחיבים את גבולות ההקטנה הטכנולוגית ומאפשרים פיתוח של הדור-הבא בתכנון ואריזת שבבים".\

לואיס פאריס (Lluis Paris), מנהל בכיר לניהול אקוסיסטם ושיתופי פעולה ב-TSMC, צפון אמריקה: "שיתוף הפעולה העקבי שלנו עם קיידנס היווה אלמנט מכריע בהתמודדות עם חלק מהאתגרים המורכבים ביותר בתחום תכנון השבבים. השילוב בין טכנולוגיות הייצור המתקדמות של TSMC לפתרונות התכנון החדשניים של קיידנס מאפשר ללקוחותינו המשותפים להאיץ את זמן ההגעה לסיליקון תוך אופטימיזציה מרבית של הביצועים, תצרוכת חשמל ויעילות שטח. יחד, אנו ממשיכים להוביל פריצות דרך טכנולוגיות ולאפשר חדשנות."

;3D-IC, Cadence, TSMC, תכנון שבבים, AI, 3D-IC, N2P, A16, N3C, הסמכת תזרימי תכנון שבבים, הסמכת תכנון, תכנון מבוסס AI, אריזות תלת-ממד, שיתוף פעולה טכנולוגי

הפוסט Cadence ו-TSMC מאיצות פיתוח שבבי AI ופתרונות אריזה מתקדמים הופיע לראשונה ב-Chiportal.

חברת  Cadence (נאסד"ק: CDNS) הכריזה אמש (21 בינואר 2025) על הסכם לרכישת Secure-IC,  הפועלת בתחום פתרונות אבטחת מידע משובצים. רכישה זו מהווה שלב משמעותי בהרחבת הפורטפוליו של Cadence ומשלבת את הפתרונות המתקדמים של Secure-IC בתחום אבטחת המידע, הערכות אבטחה ושירותים נוספים.

משרדי Secure-IC ממוקמים ברן, צרפת, עם שמונה סניפים ומרכזי מחקר נוספים ברחבי העולם. העסקה צפויה להיסגר במחצית הראשונה של 2025, בכפוף לאישורים רגולטוריים ותנאים נוספים.

חסן טריקי, מנכ"ל ומייסד שותף של Secure-IC, ציין: "ב-15 השנים האחרונות, Secure-IC הייתה מחויבת להגן על העתיד הדיגיטלי עם טכנולוגיות מתקדמות ותאימות לרגולציות גלובליות. הצטרפותנו ל-Cadence תבטיח יציבות תפעולית שתאפשר לנו להמשיך במשימתנו, תוך יצירת סינרגיה שמאיצה חדשנות. יחד, נוכל להתרחב גלובלית, לספק ערך מוסף ללקוחותינו ולהוביל את הדור הבא של פתרונות אבטחת מידע משובצת."

השילוב של הטכנולוגיות והמשאבים של Cadence עם פתרונות האבטחה של Secure-IC מאפשר יצירת פתרונות אבטחת מידע מקיפים למערכות מורכבות וצ'יפלטים. עם שילוב המוצרים המובילים של Secure-IC (Securyzr, Laboryzr ו-Expertyzr), Cadence תוכל להאיץ חדשנות, להרחיב יכולות ולחזק את התמיכה בתעשיות מגוונות.

בויד פלפס, סגן נשיא בכיר ב-Cadence, התייחס לחשיבות המהלך:"בעולם מחובר יותר ויותר, כל רכיב סיליקון ומערכת אלקטרונית דורשים אבטחת מידע משובצת. עם רכישת Secure-IC, אנו מחויבים להעניק ללקוחותינו פתרונות חדשניים שיאפשרו להם להתמודד עם אתגרי האבטחה של המחר."

לקוחות Secure-IC, בהם חברות מובילות כמו SK Hynix, Synaptics ו-Silicon Labs, יהנו מתמיכה מוגברת ומשירותים משולבים בפלטפורמות המתקדמות של Cadence.

הפוסט  Cadence  רוכשת את Secure-IC: מהלך אסטרטגי להובלה באבטחת מידע משובצת הופיע לראשונה ב-Chiportal.

"תכנון ואינטגרציה של זיכרון ו-SerDes IP ממשיכים להיות חלק בלתי נפרד מהתכנון של בינה מלאכותית, יישומים למרכזי נתונים ויישומי היפר-סקייל, ארכיטקטורות CPU והתקני רשת, והתוספת של Rambus IP והצוות המנוסה מאיצה עוד יותר את אסטרטגיית תכנוני המערכת החכמים של קיידנס, המניעה מצוינות בתכנון", אמר בויד פלפס, סגן נשיא בכיר בקבוצת ה-IP ומנהל כללי של ה-IP בקיידנס. "רכישת ה-Rambus PHY IP מגוונת את סל ה-IP הארגוני המבוסס של קיידנס ומרחיבה את טווח ההגעה שלו לרוחב גיאוגרפיות ושווקים אנכיים, כגון שוק התעופה והחלל וההגנה, תוך שהיא מספקת פתרונות תת-מערכת מלאים העונים על הדרישות של לקוחותינו ברחבי העולם".

"המומנטום המואץ של בינה מלאכותית והצמיחה המתמשכת במרכזי הנתונים מניעים ביקוש הולך וגובר לזיכרון ואבטחה", אמר שון פאן, סגן נשיא בכיר ומנהל התפעול הראשי ברמבוס. "עם העסקה הזו, נגדיל את המיקוד שלנו ב-IP ושבבים דיגיטליים מובילים בשוק ונרחיב את מפת הדרכים שלנו לפתרונות זיכרון חדשניים כדי לתמוך בהתפתחות המתמשכת של מרכזי הנתונים והבינה המלאכותית".

העסקה צפויה להיסגר ברבעון הקלנדרי השלישי של 2023, בכפוף לתנאי סגירה מסוימים. סכום העסקה לא פורסם מאחר והיא צפויה להיות לא מהותית להכנסות ולרווחים של קיידנס.

הפוסט קיידנס רוכשת את עסקי ה- SerDes וממשקי זיכרון PHY IP של Rambus הופיע לראשונה ב-Chiportal.

Cadence (קיידנס), הכריזה על תהליך פיתוח מייצג (Reference Flow) מבוסס קוד פתוח המיועד לאימות מערכות על-גבי שבב (SoCs, System-on-Chip). ה-Reference Flow החדש – UVM Reference Flow 1.0 – משתמש בתקן Universal Verification Methodology (UVM) ומאפשר למהנדסים לאמץ שיטות אימות מתקדמות, לצמצם את הסיכונים ואת מאמצי הפריסה, וכל זאת עם עמידה בדרישות זמן יציאה לשוק.

ה- UVM Reference Flow 1.0תומך בחזון ה-EDA360 (Electronic Design Automation – אוטומציה בתכנון אלקטרוני) הממוקד-יישום של קיידנס לתכנון ופיתוח מערכות עבור תעשיית  המוליכים למחצה. הוא מספק תכנון SoC מוכח ורכיבים של מערך בדיקות תואם UVM בקוד פתוח, שבאמצעותו ניתן ללמוד וליישם טכניקות אימות מתקדמות.

המשתמש יכול להוריד את  הסביבה ולהתאים את רכיבי אימות ה-UVM לתכנון. ה-Reference Flow החדש מאפשר התנסות מעשית ביישום הטכנולוגיה בעת ההרצה על סימולאטור תואם UVM. הקוד מסופק בצורת clear-text כך שהמשתמש יכול לערוך שינויים והתאמות, ליישם תרחישי אימות שונים ולראות באופן מדויק את התוצאות של כל השינויים שנערכו.

תקן ה-UVM, שאומץ לאחרונה על-ידי ארגון התקנים Accellera, בנוי בעיקרו על מסגרת ה-OVM (Open Verification Methodology) שלפיתוחה הייתה אחראית, בין השאר, גם קיידנס.
תכונת ה-SoC Realization היא אחת היכולות המרכזיות המפורטות בחזון ה-EDA360, חזון שבו אימות SoC ו-IP מהווים שלבים קריטיים. ה-UVM Reference Flow 1.0 מספק דוגמה מעשית כיצד ניתן לפתור אתגרים מרכזיים עמם מתמודדים המתכננים כיום. הוא מספק את היכולת להשתמש בטכניקות אימות, לתקף שימוש חוזר באימות, להתמודד עם צורות עבודה של הספק נמוך האופייניות ל-SoCs היום, להבטיח מדרגיות באימות מהבלוק ועד למערכת, ולשפר את הפרודוקטיביות של האימות.

ה-UVM Reference Flow 1.0 החדש מבוסס על חבילת טכנולוגיות ושיטות הבקרה של קיידנס – Incisive Verification Kit – וכולל IP לתכנון ולאימות מבית קיידנס הזמין בקוד מקור פתוח במסגרת אתר האינטרנט של אקוסיסטמת ה-UVM: www.UVMworld.org.

הפוסט Cadence מציעה תהליך פיתוח מייצג חדש לאימות SoC המשתמש בתקן UVM ומבוסס קוד פתוח הופיע לראשונה ב-Chiportal.

חברת קיידנס דזיין סיסטמס, מובילה עולמית בתחום התכנון האלקטרוני, ודנאלי, ספקית תוכנה לאוטומציה של תכנון אלקטרוני (EDA) ו-IP, הכריזו על הסכם מיזוג ביניהן שלפיו תרכוש קיידנס את דנאלי תמורת 315 מיליון דולרים במזומן. זאת בנוסף ל-45 מיליון הדולרים  במזומן שנמצאו בקופתה בעת חתתימת העסקה.

בהתאם לאסטרטגית EDA360, העסקה הזו מרחיבה את פורטפוליו הפתרונות של קיידנס ואספקת מערכות יעילות וחסכוניות למידול רכיבים ולאינטגרציה של IP. העסקה אושרה פה אחד בידי מועצות המנהלים של שתי החברות.

"עוצמתה של דנאלי במודלים של זכרון, תכנון IP, ואימות IP מאיצה את ביצוע החזון של EDA360 שקיידנס הכריזה עליו לא מכבר, ויוצרת הזדמנויות חדשות לחברה" אמר ליפ-בו טאן, נשיא ומנכ"ל קיידנס. "אנו נרגשים לקבל בברכה את העובדים המוכשרים של דנאלי ומצפים לקבל את הערך הטבוע בשילוב בין שתי החברות." הוסיף.

הפוסט קיידנס רוכשת את דנאלי הופיע לראשונה ב-Chiportal.

ספקית ה-EDA קיידנס הודיעה כי רכשה את טראי (Taray), חברת סטארט-אפ מקליפורניה בכדי לחזק את מעמדה בתחום התכנון של FPGA הניתנים לתכנות בלוחות אם של מחשבי PC. לא נמסרו פרטים כספיים.

צוותי תכנון עומדים בפני אתגרים הולכים וגדלים בשילוב רכיבי ה-FPGA מרובי הפינים לתוך זרימת התכנון של לוחות האם (PCB). עדי לענות על הבעיה חשפה קיידנס בשנה שעברה את המערכות לתכנון FPGA אורקד ואלגרו, במטרה לספק תיקום אופטימלי של פיני ה-FPGA ולהפחית את האיטרציות הנדרשות לאופטימיזציה במהלך תכנון ה-PCB תוך הפחתת מספר השכבות הנדרשות לניתו ה-FPGA בתכנון לוח. פתרון תוכנה זה פותח במקור בידי חברת טראי תחת השם 7Circuits.

"אנו יודעים מלכתחילה ש-FPGA הפך להיות נושא חשוב בתכנון מקום ב-PCB. מורכבות ה-FPGA גדלה והם חייבים להיות בעלי יכולת גדולה במונחים של ליבות מעבדי ARM, ולשרת ממשק מהיר במיוחד משום שאנו רואים שיותר אנשים פונים ל-FPGA מאשר אלו המנסים לפתח ASIC או SOC בעצמם. לפיכך אנו רואים סימן חיובי בכך שה-FPGA הופך לקריטריון החלטה לחברות הרוכשות תוכנות PCB" אמר קיט פלטון, מנהלת קבוצת מוצרי אורקאד ואלגרו בקיידנס.

"חמש הדרישות הגדולות ביותר של לקוחות מסביב לעולם היא שלקיידנס תהיה מתודולוגיה חזקה ומשולבת לתכנון FPGA מורכבים לתוך ה-PCB. תכנון FPGA פנימי נותן לקיידנס הזדמנות אדירה להראות בידול בשוק. זו הסיבה מדוע עברנו מהסכם OEM אקסקלוסיבי עם טראי לרכישתה."

להודעה באתר קיידנס

הפוסט קיידנס רכשה את חברת הסטארט-אפ Taray הופיע לראשונה ב-Chiportal.

.

חברת קיידנס, הפועלת בתחום התכנון האלקטרוני, ממשיכה לחדש בטכנולוגיות תכנון שבבים אנלוגיים ואותות מעורבים, עם הצגתם  של שיפורים דרמטיים בפלטפורמת תכנון המעגלים Virtuoso.  

קיידנס הכריזה על שיפורים משמעותיים ברמת הביצועים, הנפח ויעילות השימוש בגרסת Virtuoso IC6.1.4, המקצרת את זמן התכנון הכולל ובמקביל מבטיחה ייצור של שבבים איכותיים.  השיפורים הללו יועילו מאוד לצוותי תכנון העובדים לאורך כל קשת מורכבות התכנון, מהתכנונים החדשניים ביותר עם רכיבים מתקדמים ועד לשבבים המסורתיים ביותר.

הגרסה החדשה של Virtuoso הורחבה וכעת יכולה לעבוד ביעילות גם בתכנון המתקדם ביותר, עד 28 ננו-מטר, והיום גם עם תמיכה בעיבוד 64 ביט לשיפור הביצועים והנפח.
ה-Space Based Router של Virtuoso שולב בתוך המערך של חבילת Virtuoso כדי להקל על הגישה אליו. בנוסף, חבילה זו מספקת  לצוותי תכנון Router משותף יחיד, בו הם יכולים להשתמש לאורך כל התכנון כדי להבטיח תוצאות עקביות. עדכונים נוספים לחסכון בזמן ולשיפור האיכות, נוספו גם ל-Virtuoso Analog Design Environment XL ,ולטכנולוגית מגבלות התכנון (Constraints) של קיידנס.

הפוסט קיידנס משיקה את IC6.1.4 Virtuoso – הופיע לראשונה ב-Chiportal.