Cadence ו־Intel Foundry הודיעו על הרחבת שיתוף הפעולה ביניהן סביב טכנולוגיות הייצור הבאות של אינטל, ובראשן Intel 14A. ההסכם, שנפרש על פני כמה שנים, נועד לחבר בין כלי התכנון, ה־EDA וה־Design IP של Cadence לבין פיתוח תהליך הייצור והאריזה של Intel Foundry, כדי להקל על לקוחות אינטל בתכנון שבבים מתקדמים למחשוב עתיר ביצועים ולמכשירים ניידים.

תכנון וייצור כבר לא מתקדמים בנפרד

במרכז ההסכם עומדת מתודולוגיית DTCO – Design Technology Co-Optimization. במקום לפתח תחילה תהליך ייצור ורק אחר כך להתאים אליו כלי תכנון, DTCO מחבר בין שני העולמות כבר בשלבים המוקדמים: כללי התכנון, ספריות ה־IP, מודלי הסימולציה ודרישות הביצועים נבנים ומתוקנים במקביל.

המטרה היא לשפר את שלושת המדדים המרכזיים של כל תהליך ייצור מתקדם: ביצועים, צריכת הספק ושטח שבב – PPA. ככל שהצמתים נעשים צפופים ומורכבים יותר, הפער בין מה שאפשר לצייר בכלי התכנון לבין מה שאפשר לייצר בפועל במפעל הופך לאחד הסיכונים המרכזיים בפרויקטים של שבבים.

Intel 14A כמבחן לאסטרטגיית הפאונדרי

Intel 14A הוא הדור שאמור להגיע אחרי Intel 18A, והוא חלק מרכזי בניסיון של אינטל לבסס את עצמה מחדש כשחקנית פאונדרי מתקדמת ללקוחות חיצוניים. באירוע Intel Foundry Direct Connect 2025 מסרה אינטל כי חילקה ללקוחות מובילים גרסה מוקדמת של PDK עבור 14A, וכי כמה לקוחות הביעו כוונה לפתח שבבי בדיקה על בסיס התהליך. אינטל גם ציינה כי 14A יכלול את PowerDirect, טכנולוגיית אספקת מתח ישירה הנשענת על PowerVia של Intel 18A.

בהודעת Cadence נאמר כי שתי החברות יעבדו יחד כדי להביא את Intel 14A למצב של PDKs מוכנים לייצור. כלומר, לא רק תמיכה תיאורטית בתהליך, אלא ערכת תכנון שמאפשרת ללקוחות להתחיל פרויקטים אמיתיים בביטחון גבוה יותר. ההסכם יכלול גם שימוש בתזרימי Agentic AI ובמוצרי הליבה של Cadence כדי לקצר זמני תכנון ולהפחית סיכונים.

חיזוק האקוסיסטם סביב אינטל

עבור Intel Foundry, ההסכם חשוב לא פחות מהטכנולוגיה עצמה. לקוחות פאונדרי אינם בוחרים רק תהליך ייצור; הם בוחרים אקוסיסטם שלם של כלי תכנון, ספריות IP, שירותי אימות, תזרים סופי ל־tape-out ויכולת להגיע בזמן לשוק. שיתוף פעולה עמוק עם ספקית EDA גדולה כמו Cadence הוא חלק מהמאמץ של אינטל להראות כי 14A לא יהיה רק צומת מתקדם על הנייר, אלא פלטפורמת תכנון שניתנת לשימוש על ידי חברות שבבים חיצוניות.

אנירוד דווגאן, נשיא ומנכ"ל Cadence, אמר כי הרחבת היחסים עם אינטל לשותפות עמוקה יותר היא “אבן דרך משמעותית” לשתי החברות. נאגה צ'נדראסקארן, סמנכ"ל בכיר ומנכ"ל Intel Foundry, אמר כי שילוב תהליכי הייצור והאריזה של אינטל עם כלי התכנון מבוססי ה־AI של Cadence יאפשר קו־אופטימיזציה עמוקה יותר עבור לקוחות הפאונדרי.

הפוסט Cadence ו-Intel Foundry מרחיבות שיתוף פעולה סביב תהליך Intel 14A הופיע לראשונה ב-Chiportal.

השפעות מכניות קוונטיות ושונות:

• מינהור: בממדים זעירים כאלה, אלקטרונים יכולים "לעבור" דרך שכבות בידוד, גם כאשר אין נתיב פיזי. זה מוביל לדליפת זרם, צריכת חשמל מוגברת והתנהגות בלתי צפויה.
• שונות סטטיסטית: שינויים בייצור, אפילו ברמה האטומית, הופכים למשמעותיים ביותר. הבדלים קטנים בריכוזי חומרים ממכרים, אורכי שער או עובי תחמוצת יכולים להוביל לשינויים גדולים בביצועי הטרנזיסטור (מתח סף, זרם דליפה, מהירות), מה שמקשה על חיזוי ובקרה של התנהגות המעגל. זה משפיע על התפוקה והאמינות.
• כליאה קוונטית: התנהגות אלקטרונים נשלטת יותר ויותר על ידי השפעות קוונטיות, ומשנה את אופן פעולתם הבסיסית של התקנים.

צריכת חשמל ופיזור חום:

• הספק דליפה: כפי שצוין, אפקטים של מינהור ותופעות של ערוצים קצרים, מגדילים באופן דרמטי את ההספק הסטטי (דליפה), גם כאשר הטרנזיסטורים "כבויים". זה הופך למרכיב דומיננטי בהספק הכולל.
• הספק דינמי: בעוד שאנרגיית המיתוג לכל טרנזיסטור עשויה לרדת, הצפיפות העצומה של הטרנזיסטורים ותדרי שעון גבוהים יותר משמעותם צריכת חשמל דינמית עצומה.
• צפיפות חום: ריכוז מיליארדי טרנזיסטורים בשטח קטן מייצר חום עצום, מה שמוביל ל"נקודות חמות". זה דורש פתרונות קירור מהפכניים (למשל, קירור נוזלי, ערימה תלת-ממדית עם ערוצי קירור משובצים) כדי למנוע פגיעה בביצועים, בעיות אמינות ואפילו נזק לשבב. "וויסות תרמי" הופך לקרב מתמיד.

אתגרי ייצור וליתוגרפיה:

• מגבלות ליתוגרפיה אולטרה סגול קיצוניות (EUV): אפילו ה-EUV המתקדם ביותר (High-NA EUV) מתקשה לפתור תכונות בצורה אמינה ב-1.8 ננומטר. זה דורש שליטה מדויקת להפליא על אור, מסכות וחומרי התנגדות.
• פגמים: ככל שתכונות מצטמצמות, אפילו פגמים אטומיים בודדים יכולים להפוך את השבב ללא תפקודי. שליטה בצפיפות הפגמים הופכת קשה יותר באופן אקספוננציאלי, מה שמשפיע באופן משמעותי על תפוקת הייצור.
• עלות ייצור: כל דור חדש של ליתוגרפיה וצומת תהליך דורשים ציוד יקר מאוד (למשל, סורקי EUV בעלי רמת NA גבוהה עולים מאות מיליוני דולרים כל אחד) וחדרים נקיים מיוחדים ביותר. עלויות המחקר והפיתוח והייצור הופכות לאסטרונומיות, מה שהופך אותו לנתיב בר-קיימא עבור קומץ חברות ברחבי העולם.

אתגרי חיבור (חוטים):

• עיכוב התנגדות-קיבול (RC): ככל שחוטים הופכים דקים וארוכים יותר, ההתנגדות החשמלית שלהם עולה, והקיבול הטפילי בין חוטים סמוכים עולה. זה מוביל להתפשטות אות איטית יותר (עיכוב RC), צריכת חשמל מוגברת ומגבלות במהירויות השעון.
• הגירה אלקטרומגנטית: צפיפויות זרם גבוהות בחוטים זעירים עלולות לגרום לאטומים לנדוד לאורך זמן, מה שמוביל לנתקים או קצרים ולהפחתה משמעותית של חיי השבב.
• עימות בין-שיחות: אותות על חוט אחד יכולים לגרום לרעש על חוטים סמוכים, מה שמוביל לשגיאות.
• פתרונות: חומרים חדשים (למשל, רותניום במקום נחושת), פערי אוויר וארכיטקטורות חיבור מתקדמות נמצאים בבדיקה, אך הם מוסיפים מורכבות ועלות.

מורכבות ואימות תכנון:

• מספר עצום של טרנזיסטורים: שבבים יכילו מאות מיליארדי טרנזיסטורים, אם לא טריליוני טרנזיסטורים. ניהול מורכבות שכזו דורש כלי אוטומציה של תכנון אלקטרוני (EDA) מתקדמים ביותר.
• אימות: הבטחת תפקוד תקין של תכנון עם רכיבים רבים כל כך המקיימים אינטראקציה בכל תנאי ההפעלה ומקרי הפינה היא אתגר עצום. זמני סימולציה ואימות יכולים להיות ארוכים ביותר.
• אופטימיזציה משותפת של תכנון-טכנולוגיה (DTCO): יחסי הגומלין בין בחירות תכנון למגבלות תהליך הייצור הופכים להיות הדוקים הרבה יותר. מתכנני שבבים צריכים לעבוד יד ביד עם מהנדסי תהליכים כדי לייעל את הביצועים, ההספק והשטח תוך הקפדה על אילוצי הייצור.

כדאיות כלכלית:

• האטה בקנה מידה של עלות טרנזיסטור: מבחינה היסטורית, צמתים הצטמצמו הפחיתו משמעותית את העלות לטרנזיסטור. בצמתים מתקדמים כמו 1.8 ננומטר, יתרון קנה המידה הזה הולך ופוחת או אפילו מתהפך. עלות המחקר והפיתוח והייצור כה גבוהה עד כי המחיר לשבב יכול להישאר גבוה או אפילו לעלות, מה שמקשה על הצדקתו עבור כל היישומים.
• תשואה על ההשקעה: חברות צריכות לוודא ששיפורי הביצועים והפחתת צריכת החשמל בצמתים אלה מצדיקים את ההשקעה העצומה. רק מוצרים בנפח גבוה במיוחד (למשל, סמארטפונים פרימיום, מאיצי בינה מלאכותית מתקדמים) יכולים לשאת בעלויות אלה.
• מנגנוני הזדקנות: טרנזיסטורים בצמתים אלה רגישים יותר להשפעות הזדקנות שונות (למשל, חוסר יציבות בטמפרטורת הטיה – BTI, הזרקת נושא חם – HCI), מה שמוביל לירידה בביצועים לאורך חיי השבב.

הפוסט אתגרי תכנון שבבים ב – 1.8 ננומטר הופיע לראשונה ב-Chiportal.