לטענת החברה המעבדים מספקים שיפור ביצועים של עד פי שלושה ליישומים משובצים
סינופסיס (Nasdaq: SNPS) הכריזה על משפחות ה-IP החדשות DesignWare למעבדי ARC HS5x ו-HS6x ליישומים משובצים עתירי ביצועים. מעבדי ARC HS5x ב-32 ביט ומעבדי HS6x ב-64 ביט, הזמינים בגרסאות של ליבה יחידה וריבוי ליבות, הם מימושים של ה-ISA הסופרסקלארי (Instruction Set Architecture ) החדש ARCv3 והם מספקים ביצועים של עד ל-8,750 DMIPS לליבה ( ביישום בטכנולוגיות תהליך של 16 ננו-מטר בתנאים רגילים), מה שהופך אותם למעבדי ה-ARC בעלי הביצועים הגבוהים ביותר עד כה.
הגרסאות מרובות הליבות של מעבדי ARC HS החדשים כוללות מארג interconnect שמקשר עד ל-12 ליבות ותומך בממשקים עם עד ל-16 מאיצי חומרה, הכל תוך כדי שימור העקביות (coherency) בין הליבות. ניתן להגדיר את התצורה של המעבד עבור פעולה בזמן אמת או באמצעות MMU (Memory Management Unit) מתקדם שתומך ב-SMP (Symmetric Multiprocessing) Linux ובמערכות הפעלה אחרות בקצה העליון.
בכדי להאיץ את פיתוח התוכנה, מעבדי ה-ARC HS5x ו-HS6x נתמכים בידי ערכת כלי הפיתוח ARC MetaWare שמחוללת קוד יעיל ביותר. מעבדי ה-ARC HS החדשים מתוכננים בכדי לעמוד בדרישות צריכת ההספק, הביצועים והשטח בטווח רחב של יישומים משובצים, ובכלל זה SSDs (Solid State Drives), מערכות בקרה, מידע ובידור בכלי רכב, תחנות בסיס אלחוטיות, בקרה אלחוטית ורישות ביתי.
“מתכננים של יישומים משובצים בקצה העליון נמצאים תחת לחץ מתמיד להשיג ביצועים גבוהים יותר תוך התמודדות עם נפחי זיכרון גדולים יותר בתקציבי צריכת הספק ושטח מוגבלים”, אמר ברוס צ’נג, מדען ראשי ב-Starblaze. “יכולות ריבוי הליבות של המעבדים החדשים של סינופסיס מדגמי ARC HS5x ב-32 ביט ו-HS6x ב-64 ביט יאפשרו לנו להגדיל היקפים לרמות חדשות של יעילות ביחס בין צריכת הספק לביצועים, דבר שאותו מעבדים אחרים המצויים כיום בשוק לא מציעים”.
“המורכבות ההולכת וגדלה של מערכות משובצות בקצה העליון דוגמת מערכות המצויות בציוד רשתות, אחסון וציוד אלחוטי, דורשת רמה גבוהה יותר של פונקציונליות וביצועים של המעבד, בלי להקריב את יעילות צריכת ההספק”, אמר מייק דמלר, אנליסט בכיר ב-Linley Group. “ה-CPUs החדשים של סינופסיס מדגמי ARC HS5x ו-HS6x עונים על דרישות אלה, והם גם מספקים את אפשרות הגדרת התצורה והסקלביליות הדרושות בכדי לתמוך גם בדרישות עתידיות של מערכות משובצות”.
מעבדי ה-ARC HS5x ו-ARC HS6x מבוססים על ה-ISA החדש ARCv3 אשר מממש קשת רחבה של הוראות ב-32 ביט וב-64 ביט. מעבדים אלה כוללים dual-issue pipeline מהיר בעל 10 שלבים, המציע ניצולת משופרת של יחידות פונקציונליות בשילוב עם גידול מוגבל בצריכת ההספק ובשטח. מעבדי ה-HS5x כוללים pipeline ב-32 ביט שיכול לבצע את כל הוראות ה-ARCv3 ב-32 ביט, בעוד מעבדי ה-HS6x כוללים pipeline מלא ב-64 ביט וקובץ register שיכולים להריץ הוראות ב-32 ביט וגם ב-64 ביט.
בנוסף לכך, ה-ARC HS6x תומך במרחבי כתובת 64 ביט וירטואליים ו-52 ביט פיזיים, בכדי לאפשר הגדרת הפניה ישירה של זיכרונות גדולים קיימים ועתידיים, וכן של עומסי ומאגרי 128 ביט עבור שינוע יעיל של נתונים. גרסאות מרובות ליבה של מעבדי ARC HS5x ו-HS6x כוללות ממשק בתוך המעבד ברוחב פס גבוה שתוכנן כדי להקל על הפיתוח ועל ה-timing closure באמצעות clocking א-סינכרוני ועד לרוחב פס מצטבר פנימי של 800 ג’יגה בייט לשנייה.
בכדי לפשט עוד יותר את התכנון הפיזי ואת ה-timing closure בתצורות מרובות ליבה, כל ליבה יכולה להימצא במרחב ההספק שלה ולכלול יחסי שעון א-סינכרוניים עם הליבות האחרות. יחידת ה-FPU החדשה 128 ביט תומכת בפעולות וקטוריות של F16, F32 ו-F64 עם שיהוי צבירה של עד שני מחזורי שעון. כמו כל מעבדי ARC, מעבדי ה-HS5x וה-HS6x ניתנים להגדרת תצורה נרחבת ומממשים טכנולוגיית APEX (ARC Processor Extension) שמאפשרת תמיכה בהוראות תפורות המיועדות לעמוד בדרישות הביצועים, צריכת ההספק והשטח הייחודיות של כל יישום יעד.
מעבדי ה-HS5x וה-HS6x נתמכים בידי ערכת כלי הפיתוח ARC MetaWare של סינופסיס, הכוללת קומפיילר C/C++ מתקדם שעבר מיטוב לארכיטקטורה הסופרסקלארית של המעבדים, debugger מרובה ליבות בכדי לתקן שגיאות וליצור פרופיל קוד ו-ISS (Instruction Set Simulator) מהיר עבור פיתוח תוכנה בשלב שלפני החומרה. סימולטור ברמת דיוק של מחזור זמין גם הוא לצורך מיטוב התכנון ואימות. תמיכת תוכנה בקוד פתוח עבור המעבדים כוללת את מערכת ההפעלה בזמן אמת Zephyr, Linux kernel שעבר מיטוב, GCC (GNU Compiler Collection), GDB (GNU Debugger) וכלי תכנות ה-GNU (binutils) הנלווים. חומרה נוספת וכלי תוכנה נוספים זמינים מספקי צד שלישי, והם מעניקים למפתחים את הגמישות לבחור את הכלים הטובים והמוכרים ביותר עבור פרויקט התכנון שלהם.
“יישומים משובצים כמו SSDs, בקרה אלחוטית ורשתות ביתיות הופכים ליותר ויותר מורכבים ודורשים שיפורים ניכרים בביצועים במסגרת תקציבי צריכת הספק ושטח מוגבלים”, אמר ג’ון קוטר, סגן נשיא בכיר לשיווק ואסטרטגיית IP בסינופסיס. “היציאה לשוק של ה-ARCv3 ISA החדש וההשקה של מעבדי ARC HS5x ו-HS6x, מאפשרים למתכננים להתמודד עם דרישות הביצועים הגוברות עבור התכנונים המשובצים שלהם היום ובעתיד”.
