הגידול במספר המשתמשים בנתוני פס רחב אלחוטיים בנוסף לדרישות הצריכה הגדלות, הופכים את רשתות תשתיות האלחוט הקיימות היום לבלתי מספקות. מספרם של משתמשי הפס הרחב הנייד צפויים לגדול מ-560 מיליון בני אדם ב-2010 ל-2.1 מיליארד בני אדם ב-2015
Xilinx (זיילינקס), ספקית פתרונות מתכנתים לרכיבים דיגיטליים (FPGA), הודיעה על זמינותן של שלוש ליבות IP לחיבוריות, החיוניות לבניית תחנות בסיס דור3G+/4G אלחוטיות מתכנתות, גמישות וחסכוניות. ליבות ה- Serial RapidIO Gen 2 v1.2 Endpoint LogiCORE IP.
ה- JESD204 v1.1 LogiCORE IP וה- CPRI v4.1 LogiCORE IPשל זיילינקס תומכות בתקני החיבוריות ויעזרו למפתחים להתמודד עם אתגרי התכנון הטמונים בבניית ציוד אלחוטי חדש בעל נפחי מערכת גדולים יותר.
הגידול במספר המשתמשים בנתוני פס רחב אלחוטיים בנוסף לדרישות הצריכה הגדלות, הופכים את רשתות תשתיות האלחוט הקיימות היום לבלתי מספקות. מספרם של משתמשי הפס הרחב הנייד צפויים לגדול מ-560 מיליון בני אדם ב-2010 ל-2.1 מיליארד בני אדם ב-2015, בנוסף, מהירויות החיבור הממוצעות של רשת רחבת פס ניידת צפויות לגדול מ-1Mbs ב-2010 ל-5Mbs ב-2015, ליבות ה- LogiCORE IP של זיילינקס יעזרו להתגבר על האתגרים של הדרישה לרוחב פס מערכת גדול יותר ויאפשרו להקטין עלויות, לשפר את הגמישות ולהעלות את רמת האינטגרציה.
ה-Serial RapidIP Gen 2 v1 Endpoint LogiCORE IP מתוכננת לפי מפרט ה- RapidIO Gen 2.2של ארגון ה-RapidIP והיא ליבת ה-IP האמיתית הראשונה מדור 2.2 התומכת בקצבי קו של עד 6.25G ברוחבי מסלול של 1x/2x/4x. ליבת IP זו מורכבת מליבת שכבה פיסית RapidIO טורית גמישה וממוטבת ומליבת שכבת העברה ולוגיקה (I/O), והיא נתמכת על-ידי FPGAs מסדרה 7 ו-Virtex®-6. ליבת ה-IP מכפילה את רוחב פס הנתונים בחוות מרובות מעבדי FPGA/CPU/DSP במטרה ליישם פונקציות עיבוד אותות ופונקציות אלגוריתמיות מורכבות במערכות כדוגמת תשתיות אלחוט, כדי להתאים לתפוקת נתוני המערכת הגדלה ללא הרף.
ליבת ה-CPRI v4.1 LogiCORE IP מתוכננת לפי המפרט של גרסה 4.2 של תקן CPRI (ממשק רדיו ציבורי משותף) והיא מתאימה במיוחד לחיבוריות בין REC (בקרי ציוד רדיו) או כרטיסי פס בסיס/ערוץ ויחידת ציוד רדיו אחת או יותר (כרטיסי רדיו). ליבת ה-CPRI v4.1 LogiCORE IP נתמכת על-ידי FPGAs מסדרה 7 והיא מכפילה את החיבוריות לראשי רדיו מרוחקים ל-9.8G כדי לשפר את נפח נתוני המערכת.
כיוון שקצבי הדגימה של ממירי נתונים הולכים וגדלים במהירות כדי לתמוך בתפוקת נתוני המערכת הגדלה כל הזמן, ליבת ה-JESD204B v.1.1 LogiCORE IP של זיילינקס מחליפה ממשק מקבילי רחב לממירי נתונים עם 1/2/4 קישורי ממשק טורי מהירים במטרה להתגבר על מגבלות ה-I/O ועל המורכבות והעלויות של מערך PCB. ה- JESD204 v1.1 LogiCORE IP היא ליבת ה-IP הרכה הראשונה בתעשייה המתוכננת לפי תקן JESD204B של JEDEC (Joint Electron Devices Engineering Council).
