ערכות פיתוח חדשות מבית Xilinx

מקצרות באופן משמעותי את הזמן הנדרש להשגה של רמות אופטימליות בביצועים של מערכות, תוך שהן מבטיחות שימוש ברמות נמוכות של צריכת הספק במהלך פיתוח המערכות על שבב SoC

.

Xilinx, העוסקת בפיתוח רכיבים מתכנתים (FPGA), הכריזה על שש ערכות פיתוח חדשות המהוות חלק מפלטפורמות התכנון הייעודיות ומאפשרות לאנשי הפיתוח להתמקד בחדשנות ובבידול בעת תכנון התקני FPGA. פלטפורמות פיתוח אלו, המיועדות עבור המשפחות Virtex–6 ו–Spartan 6, מקצרות באופן משמעותי את הזמן הנדרש להשגה של רמות אופטימליות בביצועים של מערכות, תוך שהן מבטיחות שימוש ברמות נמוכות של צריכת הספק במהלך פיתוח המערכות על שבב (SoC).

הערכות החדשות מכוונות לשימוש בעיבוד משובץ עם מעבדי DSP וליצירה של מערכות הדורשות קישוריות טורית במהירות גבוהה.  כן הן מספקות לצוותי התכנון סוויטות של כלים מותאמים באופטימיזציה עם הכוונה לרצף התכנון שלהם, נכסי IP פונקציונליים בצורה מלאה ותכנונים ייעודיים בתחומי המומחיות שלהם.

“כל אחת מהערכות החדשות מספקת נקודת התחלה מאומתת שהמתכננים יכולים להשתמש בה כדי להוציא את המוצרים שלהם במהירות לשוק. בנוסף, כל ערכה כוללת את הכלים הנדרשים למתכנתים על מנת להבטיח שהם מתמקדים בחדשנות. היכולת לספק למתכננים מערך שלם ומכוון היטב של משאבי פיתוח, מסייעת בידם להתניע את התכנונים שלהם ולהגדיל עד למקסימום את השימוש שהם עושים ביכולות ובתכונות החדשניות של המשפחות Virtex–6 ו–”Spartan–6, אמר דרור ספרדי, מהנדס יישומים בכיר, Xilinx ישראל.

הערכות תומכות בתכנונים של מערכות על שבב עם חישובים נרחבים, הפועלים במהירות גבוהה והינם בעלי צפיפות גבוהה, המתבצעים עם התקני FPGA במשפחת Virtex–6 . כמו כן תומכות הערכות בתכנונים המשתמשים בהתקני FPGA במשפחת Spartan–6, של יישומים שבהם הגודל, ההספק והעלות הם שיקולים רבי משמעות בנוסף לביצועים. הערכות תומכות גם במערכות קישוריות עד 250 מגה–הרץ. ערכות הפיתוח המשובצות מאפשרות לאנשי פיתוח תוכנה להתחיל בפיתוח מיידי באמצעות סביבת SDK (ערכת פיתוח תוכנה) של Xilinx הכלולה בהן.

ערכות הפיתוח של עיבוד אותות ספרתיים יאפשרו הן למפתחים של אלגוריתמים והן למפתחי חומרה לבצע הערכת ביצועים וסגנונות מימוש של מרכיבים משותפים לעיבוד אותות ספרתיים, שבהם אפשר להשתמש כיחידות בסיס ביישום הסופי.

כל ערכה נתמכת בגרסה 11.4 של ISE® Design Suite, אשר מפחיתה ב 25% את זמן ההרצה של תכנוני  Spartan-6 FPGA ומפחיתה ב 30% את זמן ההרצה של תכנוני Virtex-6 SOC גדולים, מורכבים ובעלי נצילות גבוהה.