Cadence מציעה תהליך פיתוח מייצג חדש לאימות SoC המשתמש בתקן UVM ומבוסס קוד פתוח

ה- UVM Reference Flow 1משתמש בתקן  Universal Verification Methodology ומאפשר למהנדסים לאמץ שיטות אימות מתקדמות, לצמצם את הסיכונים ואת מאמצי הפריסה, ובמקביל להאיץ את זמן היציאה לשוק של התכנונים
.

Cadence (קיידנס), הכריזה על תהליך פיתוח מייצג (Reference Flow) מבוסס קוד פתוח המיועד לאימות מערכות על-גבי שבב (SoCs, System-on-Chip). ה-Reference Flow החדש – UVM Reference Flow 1.0 – משתמש בתקן Universal Verification Methodology (UVM) ומאפשר למהנדסים לאמץ שיטות אימות מתקדמות, לצמצם את הסיכונים ואת מאמצי הפריסה, וכל זאת עם עמידה בדרישות זמן יציאה לשוק.

ה- UVM Reference Flow 1.0תומך בחזון ה-EDA360 (Electronic Design Automation – אוטומציה בתכנון אלקטרוני) הממוקד-יישום של קיידנס לתכנון ופיתוח מערכות עבור תעשיית  המוליכים למחצה. הוא מספק תכנון SoC מוכח ורכיבים של מערך בדיקות תואם UVM בקוד פתוח, שבאמצעותו ניתן ללמוד וליישם טכניקות אימות מתקדמות.

המשתמש יכול להוריד את  הסביבה ולהתאים את רכיבי אימות ה-UVM לתכנון. ה-Reference Flow החדש מאפשר התנסות מעשית ביישום הטכנולוגיה בעת ההרצה על סימולאטור תואם UVM. הקוד מסופק בצורת clear-text כך שהמשתמש יכול לערוך שינויים והתאמות, ליישם תרחישי אימות שונים ולראות באופן מדויק את התוצאות של כל השינויים שנערכו.

תקן ה-UVM, שאומץ לאחרונה על-ידי ארגון התקנים Accellera, בנוי בעיקרו על מסגרת ה-OVM (Open Verification Methodology) שלפיתוחה הייתה אחראית, בין השאר, גם קיידנס.
תכונת ה-SoC Realization היא אחת היכולות המרכזיות המפורטות בחזון ה-EDA360, חזון שבו אימות SoC ו-IP מהווים שלבים קריטיים. ה-UVM Reference Flow 1.0 מספק דוגמה מעשית כיצד ניתן לפתור אתגרים מרכזיים עמם מתמודדים המתכננים כיום. הוא מספק את היכולת להשתמש בטכניקות אימות, לתקף שימוש חוזר באימות, להתמודד עם צורות עבודה של הספק נמוך האופייניות ל-SoCs היום, להבטיח מדרגיות באימות מהבלוק ועד למערכת, ולשפר את הפרודוקטיביות של האימות.

ה-UVM Reference Flow 1.0 החדש מבוסס על חבילת טכנולוגיות ושיטות הבקרה של קיידנס – Incisive Verification Kit – וכולל IP לתכנון ולאימות מבית קיידנס הזמין בקוד מקור פתוח במסגרת אתר האינטרנט של אקוסיסטמת ה-UVM: www.UVMworld.org.