IC Compiler II מאפשר האצת תהליכים דוגמת האצה של מיפוי התכנון פי 10, האצת מימוש התכנון פי 5 וטיפול בנפחי תכנון גדולים יותר פי 2. כתוצאה מכך גדלה תפוקת מתכנן השבבים פי 10 * אהוד לוונשטיין, מנהל מרכז המכירות של סינופסיס בישראל: "IC Compiler II מתאים מאוד לטכנולוגיות התהליך הוותיקות בהן משתמשים מתכננים ישראלים"
| סלים היידר, מנהל שיווק בכיר בתחום התכנון הפיזי וה-DFM בסינופסיס |
סינופסיס הכריזה על IC Compiler II, מוצר ההמשך של IC Compiler, פתרון ה-Place and Route המוביל כיום בתעשייה בטכנולוגיות תהליך ותיקות ובטכנולוגיות תהליך חדשות. IC Compiler II נבנה מ"אפס" על בסיס תשתית multi-thread חדשה לחלוטין. הוא מציע גיבוש תכנון בקיבולת גבוהה, טכנולוגיית clock-building ייחודית וטכנולוגיות global-analytical closure מתקדמות. IC Compiler II מאפשר גידול של פי 10 בתפוקת התכנון הפיזי, מה שכבר תורם למהלכי tape out מוצלחים בקרב לקוחות מובילים. IC Compiler II משיג את תוצאותיו בעזרת runtime ממוצע מהיר יותר פי 5 והפחתה של פי 2 בזיכרון ביחס לפתרון הקיים. אספקת המוצר תחל בחודש יוני.
לדברי אהוד לוונשטיין, מנהל מרכז המכירות של סינופסיס בישראל, "IC Compiler II מתאים מאוד למתכננים הישראלים, מכיוון שמספר ניכר של המהנדסים כאן מתכנן עבור טכנולוגיות תהליך ותיקות כגון 40 ננו-מטר. IC Compiler II מסייע להם להריץ פי 10 יותר בדיקות תכנון, ליצור הרבה יותר אפשרויות תכנון ולהשיג בידול אמיתי עבור השבבים שלהם. זו הסיבה ש-IC Compiler II יהיה אטרקטיבי מאוד עבור השוק הישראלי".
"IC Compiler II תוכנן מהיום הראשון עם מיקוד מלא ברמת השבב ושימוש ביכולות חדשות לגיבוש תכנון, אשר מספקות שיפור של פי 10 בביצועים תוך צריכה קטנה יותר פי 5 של זיכרון", אמר סלים היידר, מנהל שיווק בכיר בתחום התכנון הפיזי וה-DFM בסינופסיס. "הדבר מאפשר למתכננים לבדוק במהירות חלופות floor-planning רבות בכדי להגיע לנקודת הפתיחה הנכונה עבור המימוש".
על פי היידר, מתכננים יכולים לדוגמא להריץ איטרציות במהירות של פי 5 תוך השגת רמת איכות גבוהה יותר פי 2, או להריץ איטרציות מהר יותר פי 2, תוך השגת כמות איטרציות גבוהה פי 5. "משמעות הגידול של פי 10 בתפוקת התכנון הפיזי היא ברורה", אמר היידר. "לקוחות יכולים להשלים את אותה משימת תכנון במהירות גבוהה יותר פי 10. זמני ה-runtime עבור משימות תכנון מאפשרים באופן רגיל לטפל במיליוני תאים, אך הדבר אורך כמה ימים. IC Compiler II יכול לקצר סוג זה של משימות במספר ימים".
היידר סיפק דוגמא של שלושה מודולים בתכנון מסוים, שכל אחד מהם מונה 1.5 מיליון תאים. ניתן לאחד את שלושת המודולים למודול אחד עם 4.5 מיליון תאים. בעזרת IC Compiler II, ניתן להשלים מהר יותר את משימת התכנון, כאשר מתכנן אחד בלבד יהיה אחראי על המשימה במקום שלושה וכלי האופטימיזציה יפעל בצורה מאוחדת.
IC Compiler II כבר נמצא בשימוש מספר רב של חברות ותרם למהלכי tape out מוצלחים. מערכת ה-Place and Route המלאה מבוססת על תשתית multi-thread חדשה והיא מסוגלת לטפל בתכנונים הכוללים יותר מ-500 מיליון תאים.
היידר מציין כי לפני כחמש שנים החליטה סינופסיס לבנות את IC Compiler מ"אפס" וכך נוצר IC Compiler II. "ניסינו לחשוב מחדש על אלמנטים שונים של IC Compiler, אבל לא שינינו דבר באשר לאופן שבו מתכננים מתקדמים בזרימת התכנון, או באשר לפורמטים הזמינים של קבצים. כן חשבנו מחדש על היבטי האלגוריתמים, ה-layout generation ואופטימיזציית התכנון. כתוצאה מכך, רוב החלקים הפנימיים של IC Compiler נבנו מחדש", מסכם היידר.
| {loadposition content-related} |
