ייתכן שהדרך ל-2 ננומטר לא תהיה משתלמת

כך אמר פול פנזס, מנהל הנדסה בכיר בצוות טכנולוגיות התכנון של קוואלקום בכנס משתמשי סינופסיס בעמק הסיליקון

המהנדסים רואים אפשריות רבות ליצור טכנולוגיות תהליכי שבבים של 5, 3 ואפילו 2 ננמוטר, אבל חלקם לא בטוחים שיצליחו להוציא מהן יתרונות מסחריים אפילו ב- nm 5. הגידול במורכבות והעלות של ייצור שבבים יותר ויותר קטנים מוביל לפחיתת התשואה. קצבי הנתונים מגיעים לשיא ב-3 GHz במעבדים לסלולר, ויתרונות החשמל והשטח יצטמצמו ב-7 nm, אמר פול פונזס, מנהל הנדסה בכיר בצוות טכנולוגיות התכנון של קוואלקום בפאנל באירוע של קבוצת משתמשי סינופסיס בעמק הסיליקון.

הגדלת המהירות ב-16% ב-10 nm עשויה להיעצר ב-7 nm בגלל התנגדות בקווי מתכת. החיסכון בחשמל יקטן מ-30% ב-10 nm ל-10–25% ב-7 nm, והקיטון בשטחים עשוי לקטון מ-37% ב-10 nm ל-20–30% ב-7 nm.

במשך עשרות שנים תעשיית האלקטרוניקה התקדמה לפי מפת דרכים שקבע חוק מור, שלפיו מספר הטרנזיסטורים בשבב מוכפל בערך כל שנתיים. התוצאה הייתה קצב מהיר של מוצרים יותר ויותר קטנים, מהירים וזולים ממחשבים אישים ועד לסמארטפונים. “השטח עדיין קטן בשיעור דו-ספרתי חזק, אבל הגידול בעלויות הסמויות במסכות משמעו שהיתרונות בעלויות והשיפורים האחרים בפועל מתחילים להאט… לא ברור מה יישאר ב-5 nm, אמר פנזס, ורמז שצומתי 5-nm יהיו אולי רק הרחבות של 7 nm.

חברי הפנל מסמנוג וסינופסיס גרסו כי ישתמשו בגרסאות של טרנזיסטורי FinFET של היום עד לצומת של 5-nm כי מתחת לרוחב של בערך 3.5 nm, ה-FinFET ייתקלו בגבול קשיח.

המתכננים יצטרכו לעבור לערימה של כנראה שלושה ננו-תילים אופקיים דקים שנקראים לפעמים ננו-לוחות, אמר ויקטור מורוז, עמית ומומחה לטרנזיסטורים בסינופסיס. סמסונג מצידה הודיעה על תוכניות להשתמש בטרנזיסטור GAA לתהליך 4-nm שבכוונתה להתחיל לייצר עד 2020.

בצמתים עתידיים, הקטנת המרווחים תאט לסביבות 0.8x בכל דור, לדברי מורוז מסינופסיס. זה יאלץ את המתכננים להקטין את גובה התאים מכ-228 nm עם שני סנפירים ושש מסילות ב-7 nm ל-130–100 nm עם חמש מסילות וסנפיר אחד ב-3 ו-2 nm, הוסיף. “באמצעות טכניקות כאלה, נראה שהסיליקון יביא אותנו בביטחה עד ל-2 nm, ואחרי זה אולי נפנה לגרפן”, סיכם.